Pytanie:
Jak się zaczyna SR Latch
Robin Andrews
2020-01-01 19:02:10 UTC
view on stackexchange narkive permalink

Nie ma sprawy, ale nie widzę, jak zatrzask SR, taki jak ten na obrazku, może „zacząć”.Jeśli każde wejście zależy od wyjścia drugiego, w jaki sposób mogą być dwa wejścia na każdą bramkę, aby wprawić obiekt w ruch?

W podstawowym obwodzie składającym się dokładnie z jednego zatrzasku SR opartego na NOR, co się dzieje po włączeniu zasilania (np. podłączeniu akumulatora)?

enter image description here

W wielu cyfrowych obwodach logicznych dostępna będzie zewnętrzna linia resetowania, aktywna-niska lub aktywna-wysoka.Ta linia resetowania jest zwykle aktywna podczas pierwszej części sekwencji włączania i umożliwia dowolnemu obwodowi wejście w zdefiniowany stan.W twoim przypadku możesz bramkować linię resetowania za pomocą S lub R twojego zatrzasku, jeśli po włączeniu wymagany jest znany stan.- Jednym ze sposobów utworzenia linii resetowania jest umieszczenie obwodu RC między vcc i gnd, a następnie uaktywnienie resetowania, gdy napięcie na kondensatorze jest mniejsze niż próg.
Czy to odpowiada na twoje pytanie?[Jaki jest stan początkowy Q w zatrzasku SR?] (Https://electronics.stackexchange.com/questions/14653/what-is-the-beginning-state-for-q-in-a-sr-latch)
Sześć odpowiedzi:
#1
+19
Elliot Alderson
2020-01-01 20:33:14 UTC
view on stackexchange narkive permalink

Prawdą jest, że zatrzask „obudzi się” w nieznanym stanie.W prawdziwym świecie, po krótkim czasie, zatrzask będzie miał prawidłowy stan z Q = 0 lub Q = 1.

Sprawiasz, że zatrzask „zaczyna się”, ustawiając jedno z wejść (R lub S) na 1, podczas gdy drugie wejście na 0. Spowoduje to przejście zatrzasku do znanego stanu, niezależnie od poprzedniego stanuzatrzasku może być.

Innymi słowy, jeśli chcesz poznać stan zatrzasku, musisz wyraźnie ustawić lub zresetować zatrzask.

W zależności od technologii, zatrzask SR może „włączyć się” i pozostawać w stanie nieważnym przez czas nieokreślony, aż R lub S osiągnie stan wysoki.Może to być szczególnie prawdopodobne w przypadku niektórych form logiki niskiego napięcia.Jeśli zatrzask przełącza się w momencie zniknięcia VDD, oba wyjścia mogą mieć około 0,6 wolta.Jeśli VDD wynosi 1,2 V, wyjścia mogą nie być wystarczająco niskie, aby włączyć głośniki po stronie wysokotonowej lub wystarczająco niskie, aby wyłączyć sterowniki po stronie niskiej.Takie sytuacje mogą nie być bardzo prawdopodobne, ale wiele urządzeń zasilanych z baterii zawiera przycisk „reset”, który wymusza wyjście z nich.
Nieznany stan jest oznaczany jako „x” w syntezie logicznej.Podobnie „z” oznacza wysoką impedancję (tj. Odłączone wejście).
@supercat nawet w przypadku niskonapięciowego, nadal będziesz mieć cztery tranzystory działające w obszarze liniowym, co tworzy mniejszy, ale niezerowy przepływ prądu do wyjść.Może to zająć 100-krotność normalnego czasu przełączania, ale konfiguracja nadal jest niestabilną równowagą, która ostatecznie ustabilizuje się do jednego lub drugiego stanu.Chyba że masz absurdalnie dużą pojemność wentylatora.
@MooseBoys W każdym używanym przeze mnie narzędziu do syntezy „X” oznacza warunek „nie obchodzi mnie to”.Nie ma sensu próbować syntetyzować nieznanego stanu.
@MooseBoys: Jeśli VDD jest poniżej dwukrotności minimalnej wartości VGS do włączenia tranzystora, może istnieć „martwy” obszar, w którym oba przetworniki strony wysokiej i niskiej są wyłączone.
@supercat „On” i „Off” to tylko uproszczenia prawdziwej charakterystyki tranzystora.Złącze PN nadal będzie przepuszczać prąd poniżej 0,7 V, aczkolwiek z wykładniczo mniejszą wielkością, gdy spadniesz poniżej Vt. Jednak nadal wystarczy naładować / rozładować stosunkowo małe pojemności bramki.
@MooseBoys `Może to zająć 100-krotność normalnego czasu przełączania, ale konfiguracja jest nadal niestabilną równowagą, która ostatecznie ustabilizuje się do jednego lub drugiego stanu` -> Czy to całkowicie prawda?tj. jeśli obwód jest metastabilny
@Pod Tak, to prawda.Jeśli obwód jest metastabilny, nie możemy powiedzieć ** z pewnością **, jak długo zajmie rozwiązanie stanu.Jedyne, co możemy zrobić, to obliczyć ** prawdopodobieństwo **, że stan zostanie rozwiązany w określonym czasie.
#2
+10
Wouter van Ooijen
2020-01-01 19:09:55 UTC
view on stackexchange narkive permalink

Kiedy włączysz element bistabilny, taki jak zatrzask NOR SR (z wejściami na 0), zacznie się od pewnego stanu.Nie jest to koniecznie stan „binarny”, wyjścia mogą na przykład znajdować się w połowie między 0 a 1.

Większość elementów dwustabilnych jest zaprojektowana z dodatnim współczynnikiem sprzężenia zwrotnego, co oznacza, że każda różnica między dwoma wyjściami (lub to samo, ale inny punkt widzenia: każda różnica między wartością wyjściową a punktem `` połowy '') jest wzmacniana,więc element szybko „dryfuje” w kierunku jednego z dwóch stabilnych stanów binarnych.

Ten „dryfujący” czas może być obserwowalny, aw niektórych okolicznościach może wiązać się z oscylacją.

#3
+4
James
2020-01-02 16:28:14 UTC
view on stackexchange narkive permalink

Jest to sposób resetowania zatrzasku RS do znanego stanu po włączeniu zasilania.Problem z tym, że prędkość zatrzasku jest spowolniona i dlatego może być używana tylko w aplikacjach o niskiej częstotliwości.

schematic

symuluj ten obwód - schemat utworzony przy użyciu CircuitLab

#4
+2
Peter Green
2020-01-02 18:04:03 UTC
view on stackexchange narkive permalink

(załóżmy, że dwa wejścia obwodu są połączone z masą)

co się dzieje po włączeniu zasilania (np. podłączeniu baterii)?

Na poziomie elektrycznym bramka logiczna jest praktycznie prostym wzmacniaczem. W obwodzie zatrzaskowym SR wzmacniacze są połączone ze sobą dodatnim sprzężeniem zwrotnym. Tworzy to obwód o niestabilnej równowadze. Jeśli napięcie wyjściowe jest powyżej punktu równowagi, to będzie rosło, aż do nasycenia na poziomie logicznym. Jeśli jest poniżej punktu równowagi, będzie spadać, aż do nasycenia na logicznym minimum.

Gdyby nie było szumu, a projekt byłby idealnie symetryczny, to zgodnie z symetrią wyjście znajdowałoby się w punkcie równowagi. W prawdziwym świecie zawsze występuje asymetria i szum, które odsuwają wyjście od równowagi, a następnie dodatnie sprzężenie zwrotne przejmuje kontrolę i popycha obwód do stanu nasycenia. Który z dwóch stanów zostanie nasycony, jest nieprzewidywalny i może być niespójny.

Jak długo to zajmie, zależy w dużej mierze od konkretnej rodziny logiki, przy większości logiki oldschoolowej będzie to bardzo szybkie, jednak niektóre rodziny niskonapięciowe mogą mieć efektywną strefę nieczułości we wzmocnieniu, co skutkuje znacznie dłuższymi czasami ustalania.

#5
+2
bwDraco
2020-01-03 02:10:40 UTC
view on stackexchange narkive permalink

Gdy obwód jest włączony, jego stan nie jest zdefiniowany.Z powodu naturalnych różnic w sprzęcie fizycznym zatrzask ostatecznie przejdzie do dowolnego prawidłowego stanu binarnego;jednak w symulatorze, który zakłada idealny (doskonały) sprzęt, zatrzask będzie odbijał się w przód iw tył lub w inny sposób będzie w nieprawidłowym stanie pośrednim (np. Q i Q 'są włączone lub oba wyłączone; Q' jest pomijane w twoim schemacie).Nawet w przypadku rzeczywistego obwodu, pewne oscylacje mogą być widoczne na oscyloskopie po początkowym przyłożeniu zasilania do zatrzasku i może upłynąć nieznana ilość czasu, zanim obwód ustabilizuje się.Nazywa się to metastability.W rezultacie nie możesz polegać na tym, że zatrzask jest w jakimkolwiek konkretnym stanie, dopóki go nie ustawisz lub zresetujesz.

Zobacz także: Stan metastabilny, gdy S = R = 1 w SR Latch?

#6
+1
Andrew
2020-01-02 16:15:13 UTC
view on stackexchange narkive permalink

Tranzystory zatrzasku nie są idealne.Na początku zatrzasku jedno ramię „przeważy” i zatrzask przełączy się w jeden z dwóch stanów.

Ponieważ taka sytuacja nie ma przewidywalnego wyniku na starcie, lepiej na siłę ustawić blokadę w znanym stanie.



To pytanie i odpowiedź zostało automatycznie przetłumaczone z języka angielskiego.Oryginalna treść jest dostępna na stackexchange, za co dziękujemy za licencję cc by-sa 4.0, w ramach której jest rozpowszechniana.
Loading...